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Das Bild zeigt die Blockschaltung und die Zeitablaufdiagramme. Beim SN 7476 liest jeder JK-Master-Slave-Speicher die Information auf der steigenden Taktflanke ein. Auf der fallenden Taktflanke übernimmt der Slave die im Master gespeicherte Information. Nach Ablauf der Ausgangsverzögerungszeit liegt sie am Q-Ausgang an. Der zeitlich gedehnte Ausschnitt des 10. Takts zeigt deutlich, dass dieser Zähler dadurch kurzzeitig den Dualwert 1010 oder dezimal 10 ausgibt und erst danach auf 0 zurück gesetzt wird. Mit Beginn des 11. Takts startet die neue Dekade. Dieser 10. Asynchroner BCD-Vorwärtszähler. Zählimpuls kann in einigen Anwendungen Fehlsteuerungen verursachen und sollte vermieden werden. Mit den im folgenden Bild farblich markierten Erweiterungen der Schaltung kann das Problem vermieden werden. Beim Dualzähler verhält sich jedes Speicher-FF wie ein T-Flipflop und halbiert die Frequenz seines Steuertakts. Beim BCD-Zähler darf das Flipflop II mit dem 10. Takt nicht auf High schalten. Der J-Eingang des zweiten Speichers ist daher nicht dauerhaft mit der Versorgungsspannung, sondern mit dem Q-nicht Ausgang des vierten Speichers verbunden.
Flipflop Takt # A alle B 1, 3, 5, 7 C 3, 7 D 7, 9 Offenbar ist eine Taktung nach folgendem (asynchronen) Schema nicht möglich: Abb. 14: Asynchroner Zähleraufbau ( ripple-counter). Diese Schaltung ermöglicht nicht die geforderte Taktung von Flipflop D (vgl. mit dem Übergangsdiagramm). Während bei den Flipflops A, B und C die hier gezeigte Taktung beibehalten werden kann, muß, wie aus der Tabelle ersichtlich, Flipflop D mit QA getaktet werden (es könnte auch eine Taktung mit dem Eingangstaktsignal erfolgen, dies würde aber zu einem erhöhten Schaltungsaufwand führen, s. u. ): Abb. 15: Asynchroner Zähler mit modifizierter Taktung. Wird diese Grundschaltung gewählt, ist allerdings zu beachten, daß eine erweiterte Taktung vorliegt. Auswahl zu Digitalzähler, Frequenzteiler und Speicherregister. Flipflop B wird zusätzlich mit dem Zustandswechsel 9 getaktet, entsprechendes gilt für Flipflop D, das zusätzlich bei den Taktpositionen 1, 3 und 5 von Flipflop A getaktet wird. Es ergibt sich damit folgende zu berücksichtigende Taktung: Tab. 6: Ausgewählte Taktung des asynchronen BCD-Zählers (in Klammern: zusätzliche Taktungen).
Intern ist ein SN 7490 aus vier JK-Master-Slave Flipflops mit zusätzlichen Steuerschaltungen aufgebaut. Das Bild zeigt eine vereinfachte Nachbildung mit vier SN 7476 JK-Master-Slave Flipflops. Beim SN 7490 sind die Reseteingänge R01 und R02 des NAND Gatters zur freien Beschaltung ebenso herausgeführt wie die Takteingänge des FF I und FF II. Aus dem Zeitablaufdiagramm ist zu erkennen, dass die folgende Schaltung einen Modulo-6-Zähler darstellt. Die gleiche Schaltung kann mit den Ausgängen Q0 bis Q3 als Modulo-10-Zähler genutzt werden. Die Reset-Eingänge R01 und R02 werden dann mit keinen der Ausgänge verbunden, sondern erhalten Low Pegel. Der Modulo-10-Zähler erzeugt keinen Reset-Spike. Der Digitaluhr fehlt noch ein Stundenzähler. Bei zwei 7-Segmentanzeigen bieten sich auch hierzu SN 7490 JK-Master-Slave Flipflops an. Asynchroner bcd zähler. Die Reset-Schaltung muss anders als bei der Minutenzählung die Einer- und die Zehneranzeige auswerten. Der Reset erfolgt bei dezimal 24, wo der Ausgang Q1 der Zehnerstufe und Q2 der Einerstufe High Signal aufweisen.
Wie wir zuvor besprochen haben, beträgt der maximale Modul, der mit n Anzahlen von Flip-Flops implementiert werden kann, 2 n. Wenn wir dafür einen abgeschnittenen asynchronen Zähler entwerfen möchten, sollten wir die niedrigste Potenz von zwei herausfinden, die entweder größer oder gleich unserem gewünschten Modul ist. Wenn wir zum Beispiel 0 bis 56 oder mod - 57 zählen und von 0 wiederholen möchten, ist die höchste erforderliche Anzahl von Flip-Flops n = 6, was einen maximalen Modul von 64 ergibt. Wenn wir weniger Anzahl von Flip-Flops wählen, ist die Der Modul reicht nicht aus, um die Zahlen von 0 bis 56 zu zählen. Wenn wir n = 5 wählen, ist der maximale MOD = 32, was für die Zählung nicht ausreicht. Wir können zwei oder mehr 4-Bit-Ripple-Zähler kaskadieren und jede Person als " geteilt durch 16" - oder " geteilt durch 8" -Formationen konfigurieren, um einen MOD-128 oder mehr spezifizierten Zähler zu erhalten. Im 74LS-Segment könnte der 7493-IC so konfiguriert werden. ASYNCHRONER ZÄHLER - AUDIO - 2022. Wenn wir beispielsweise 7493 als " geteilt durch 16 " -Zähler konfigurieren und weitere 7493-Chipsätze als " geteilt durch 8 " -Zähler kaskadieren, erhalten wir eine " dividiert durch 128" -Frequenz Teiler.
Titelseite Asynchronzähler vorwärts selbst rücksetzend stoppend programmierbar Blockschaltbild Asynchronzähler rückwärts Asynchronzähler umschaltbar Asynchronzähler mit Master Slave Asynchronzähler Zusammenfassung Asynchronzähler komplex Zählbereich 0 bis n [ Bearbeiten] Um einen Zähler zu realisieren, der nicht nur in 2 x Schritten zählt, könnte man den Zähler sozusagen vor Erreichen des Maximums zurück auf 0 setzen. In der Praxis wird auch genau das gemacht. Hierzu wird dem T-Flipflop ein Reset-Eingang hinzu gefügt, über den das Flipflop zwangsmäßig auf 0 gesetzt werden kann. Betrachten wir uns das aber näher an einem Beispiel: Lösungsmethode 1 [ Bearbeiten] Als erstes Zeichnen wir ein bisherigen Zähler der gerade ein Stück zu weit zählt: In unserem Fall wollen wir bis 4 Zählen, gemäss unsere Tabelle am Anfang ist die nächstgrössere Zahl 7. Um bis 7 zu zählen benötigen wir 3 Flipflops: Stellen wir nun die Wahrheitstabelle dieses Zählers auf: Dez Clk QC QB QA 0 / 1 2 3 4 5 6 7 Besonders Interessant sind diese Zeilen: Das die Vier rauskommt wollen wir, aber die Fünf wollen wir eigentlich nicht.
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